Synopsys, Inc. (Nasdaq:SNPS), ein weltweit führender Anbieter von Software zum Entwurf integrierter Schaltungen, gibt bekannt, dass die industrie-führende VMM-Methodik erweitert wurde, damit Produktentwicklungsteams ihre Verifikationsziele noch effektiver und erfolgreicher definieren, messen und erreichen können. Die VMM-Lösung der nächsten Generation erzielt eine höhere Verifikationsproduktivität mit Hilfe dreier neuer Komponenten: VMM-Planner, VMM-Applications und VMM-Automation. VMM-Planner erlaubt Managern die systematische Planung und Beobachtung des Verifikationsfortschritts zu Gunsten einer besseren Sichtbarkeit und Vorhersagbarkeit der Verifikation. VMM-Applications reduzieren die Testbench-Entwicklungszeit dadurch, dass Systemarchitekten schneller effektivere Verifikations-umgebungen konstruieren können. VMM-Automation schließlich steigert die Produktivität von Ingenieuren bei der Erstellung und dem Einsatz hochentwickelter Testbenches. Die VMM-Lösung der nächsten Generation baut auf der bewährten VMM-Methodik auf, welche in dem Standardwerk Verification Methodology Manual for SystemVerilog definiert ist.
VMM-Planner verbessert Sichtbarkeit und Vorhersagbarkeit der Verifikation Verifikationsplanung und -beobachtung sind häufig Ad-Hoc-Prozesse auf Basis einer Sammlung von Arbeitsblättern, Dokumenten, Berichten, Logfiles und E-Mails. Dies resultiert oft in einer unvollständigen oder ungenauen Beurteilung des tatsächlichen Sachstands bei der Verifikation und erhöht das Risiko unerwarteter Verzögerungen bis zum Abschluss der Verifikation.
VMM-Planner begegnet dieser Herausforderung, indem Verifikationsteams in die Lage versetzt werden, eine zu verifizierende Feature-Hierarchie des Designs zusammen mit der zugehörigen Testabdeckung, den Testdaten, Bearbeitern und dem Zeitplan systematisch als einen ausführbaren Verifikationsplan zu erfassen. VMM-Planner extrahiert eine Vielfalt von Verifikationsergebnissen wie code-bezogene und funktionale Testabdeckung, formale und dynamische Eigenschaften sowie Test-Pass-/Fail-Daten. Die Ergebnisse fließen in einen kommentierten Plan, welcher eine akkurate, objektive und transparente Beurteilung des Verifikationsfortschritts erlaubt.
"Der VMM-Planner ist eine wichtige Ergänzung der VMM-Lösung von Synopsys, weil er ein entscheidendes Bedürfnis von Chip-Entwicklungsteams befriedigt, nämlich einen systematischen Weg zur Erfassung und Beobachtung des Verifikationsfortschritts zu haben," kommentiert Randy Mullin, Leiter des Bereichs Verifikation bei Tundra Semiconductor. "Der VMM-Planner bietet dem Chip-Entwicklungsteam volle Verifikationstransparenz, ermöglicht die Messung wesentlicher Meilensteine sowie die rasche Identifikation von Problemen, und macht den gesamten Prozess vorhersagbarer."
VMM-Applications beschleunigen Testbench-Erstellung VMM-Applications bieten eine Sammlung von High-Level-Funktionen zur Verkürzung der Testbench-Entwicklungszeit für allgemein gebräuchliche Designelemente, einschließlich Register und Speicher. Diese neuen Anwendungen basieren auf der VMM-Standard-Library, einer Reihe generischer Bausteine, die im Verification Methodology Manual for SystemVerilog definiert sind. Die Liste der VMM-Applications beinhaltet:
* Register-Abstraction-Layer zur schnellen und einfachen Verwaltung der Verifikation tausender Chip-Konfigurationsregister mit automatisch generierten Tests;
* Hardware-Abstraction-Layer zur Entwicklung von VMM-Testbenches, die rasch für die Zielsimulation oder hardware-unterstützte Verifikationsplattformen konfiguriert werden können;
* Reusable-Environment-Composition ermöglicht die Erstellung von Subsystemen zur Verifikation, die ohne Modifikation auf Systemebene wiederverwendet werden können;
* Memory-Allocation-Manager zur Prüfung auf potenzielle Fehler im Memory-Buffer-Inhalt und in Adressen.
"Wir haben durch Verwendung der VMM-Methodik von Synopsys große Zugewinne bei der Verifikationsproduktivität erzielt," bemerkt Tim Houlihan, Leiter des Bereichs Verifikation bei Cypress Semiconductor. "Wir haben bei unserem West-Bridge-Antioch-Chip die VMM-Register-Abstraction-Layer-Applikation eingesetzt und konnten im Vergleich zu einem herkömmlichen Ad-Hoc-Register-Verifikationsansatz zwei Monate Zeitaufwand einsparen. Die integrierten Bit-Bash-Tests waren insbesondere hilfreich bei der Re-Verifikation im Anschluss an Änderungen des Registersatzes."
"Die VMM-Hardware-Abstraction-Layer-Applikation bietet einen leicht handhabbaren, breitbandigen Weg zur Ankopplung hochentwickelter Testbenches an hochperformante Beschleuniger und Emulatoren," beschreibt Lauro Rizzati, General Manager von EVE USA. "Durch Verwendung des Transaction-Level-Interfaces des Hardware-Abstraction-Layers zwischen dem EVE-ZeBu-Emulator und Synopsys' VCS®-Lösung konnten wir eine Datentransferrate von über 500 MB/s erzielen."
VMM-Automation verbessert Produktivität von Verifikationsanwendern
VMM-Automation bietet eine Vielfalt von Methodik-Automatisierungstools und -features zur Steigerung der Produktivität von Verifikationsanwendern. Das VMM-SystemC(tm)-Transaction-Level-Interface stellt eine hochperformante Schnittstelle zwischen VMM-Testbenches und SystemC-Referenzmodellen zur Verfügung. Der VMM-Compliance-Checker analysiert Verifikationsumgebungen hinsichtlich der Regeln und Richtlinien des Verification Methodology Manuals for SystemVerilog und bietet so einen einfachen Weg zur Sicherstellung kompatibler und wiederverwendbarer Verifikationskomponenten.
"Eine bewährte, robuste Methodik bleibt auch weiterhin eine entscheidende Anforderung für Ingenieure, um die Mächtigkeit von SystemVerilog für die Verifikation umzusetzen", erläutert Manoj Gandhi, Senior Vice President und General Manager der Verification Group bei Synopsys. "Synopsys erweitert die bewährte VMM-Methodik durch neueste Features, welche Chip-Entwickler in die Lage versetzen, ihre Verifikationsziele in effizienter Weise zu definieren, zu messen und zu erreichen."
Verfügbarkeit
VMM-Planner, VMM-Applications und VMM-Automation werden Teil der funktionalen Verifikationslösung VCS und dem Testbench-Automatisierungstool Pioneer-NTB von Synopsys sein. VMM-Planner und VMM-Applications sind momentan in der Beta-Version verfügbar. VMM-Automation-Tools werden innerhalb den nächsten 12 bis 24 Monaten verfügbar sein.
Über Synopsys
Synopsys, Inc. (Nasdaq:SNPS) ist ein weltweit führender Anbieter von Electronic-Design-Automation-(EDA)-Software für das Chipdesign. Das Unternehmen liefert technologie-führende Halbleiter-Designs- und Verifikationsplattformen sowie IC-Fertigungssoftware für den weltweiten Elektronikmarkt und ermöglicht die Entwicklung und Herstellung komplexer Systems-On-Chip (SoC). Synopsys bietet auch Intellectual-Property-(IP)- und Consultingleistungen an, um den gesamten IC-Entwurfsprozess für seine Kunden zu vereinfachen und die Time-to-Market zu verkürzen. Synopsys hat ihren Hauptsitz in Mountain View, Kalifornien/U.S.A., und unterhält mehr als 60 Zweigstellen in Nordamerika, Europa, Japan und Asien. Weitere Informationen erhalten Sie unter http://www.synopsys.com/.
Vorausschauende Aussagen
Die vorliegende Pressemitteilung enthält vorausschauende Aussagen innerhalb der Bedeutung des Abschnitts 27A des Securities Acts von 1933 und des Abschnitts 21E des Securities Exchange Acts von 1934, einschließlich Synopsys' Erwartungen bezüglich der Vorteile und des Verfügbarkeitsdatums der VMM-Lösung. Diese Aussagen basieren auf den gegenwärtigen Erwartungen und Überzeugungen. Tatsächliche Ergebnisse könnten materiell von diesen Aussagen abweichen als Resultat unvorhergesehener Schwierigkeiten bei der Fertigstellung der kommerziellen Version der Lösung, aufgrund von Unsicherheiten, die mit der Einführung eines jeden neuen Produkts einhergehen, sowie aufgrund gewisser Aussagen, die im Abschnitt mit der Bezeichnung "Risk Factors" des Synopsys-Jahresberichts auf dem Formblatt 10-K für das am 31. Oktober 2006 abgeschlossene Geschäftsjahr enthalten sind.
Synopsys, VCS, Vera, und OpenVera sind eingetragene Warenzeichen von Synopsys, Inc. Alle anderen in dieser Mitteilung erwähnten Warenzeichen oder eingetragenen Warenzeichen sind geistiges Eigentum ihrer jeweiligen Besitzer.
VMM-Planner verbessert Sichtbarkeit und Vorhersagbarkeit der Verifikation Verifikationsplanung und -beobachtung sind häufig Ad-Hoc-Prozesse auf Basis einer Sammlung von Arbeitsblättern, Dokumenten, Berichten, Logfiles und E-Mails. Dies resultiert oft in einer unvollständigen oder ungenauen Beurteilung des tatsächlichen Sachstands bei der Verifikation und erhöht das Risiko unerwarteter Verzögerungen bis zum Abschluss der Verifikation.
VMM-Planner begegnet dieser Herausforderung, indem Verifikationsteams in die Lage versetzt werden, eine zu verifizierende Feature-Hierarchie des Designs zusammen mit der zugehörigen Testabdeckung, den Testdaten, Bearbeitern und dem Zeitplan systematisch als einen ausführbaren Verifikationsplan zu erfassen. VMM-Planner extrahiert eine Vielfalt von Verifikationsergebnissen wie code-bezogene und funktionale Testabdeckung, formale und dynamische Eigenschaften sowie Test-Pass-/Fail-Daten. Die Ergebnisse fließen in einen kommentierten Plan, welcher eine akkurate, objektive und transparente Beurteilung des Verifikationsfortschritts erlaubt.
"Der VMM-Planner ist eine wichtige Ergänzung der VMM-Lösung von Synopsys, weil er ein entscheidendes Bedürfnis von Chip-Entwicklungsteams befriedigt, nämlich einen systematischen Weg zur Erfassung und Beobachtung des Verifikationsfortschritts zu haben," kommentiert Randy Mullin, Leiter des Bereichs Verifikation bei Tundra Semiconductor. "Der VMM-Planner bietet dem Chip-Entwicklungsteam volle Verifikationstransparenz, ermöglicht die Messung wesentlicher Meilensteine sowie die rasche Identifikation von Problemen, und macht den gesamten Prozess vorhersagbarer."
VMM-Applications beschleunigen Testbench-Erstellung VMM-Applications bieten eine Sammlung von High-Level-Funktionen zur Verkürzung der Testbench-Entwicklungszeit für allgemein gebräuchliche Designelemente, einschließlich Register und Speicher. Diese neuen Anwendungen basieren auf der VMM-Standard-Library, einer Reihe generischer Bausteine, die im Verification Methodology Manual for SystemVerilog definiert sind. Die Liste der VMM-Applications beinhaltet:
* Register-Abstraction-Layer zur schnellen und einfachen Verwaltung der Verifikation tausender Chip-Konfigurationsregister mit automatisch generierten Tests;
* Hardware-Abstraction-Layer zur Entwicklung von VMM-Testbenches, die rasch für die Zielsimulation oder hardware-unterstützte Verifikationsplattformen konfiguriert werden können;
* Reusable-Environment-Composition ermöglicht die Erstellung von Subsystemen zur Verifikation, die ohne Modifikation auf Systemebene wiederverwendet werden können;
* Memory-Allocation-Manager zur Prüfung auf potenzielle Fehler im Memory-Buffer-Inhalt und in Adressen.
"Wir haben durch Verwendung der VMM-Methodik von Synopsys große Zugewinne bei der Verifikationsproduktivität erzielt," bemerkt Tim Houlihan, Leiter des Bereichs Verifikation bei Cypress Semiconductor. "Wir haben bei unserem West-Bridge-Antioch-Chip die VMM-Register-Abstraction-Layer-Applikation eingesetzt und konnten im Vergleich zu einem herkömmlichen Ad-Hoc-Register-Verifikationsansatz zwei Monate Zeitaufwand einsparen. Die integrierten Bit-Bash-Tests waren insbesondere hilfreich bei der Re-Verifikation im Anschluss an Änderungen des Registersatzes."
"Die VMM-Hardware-Abstraction-Layer-Applikation bietet einen leicht handhabbaren, breitbandigen Weg zur Ankopplung hochentwickelter Testbenches an hochperformante Beschleuniger und Emulatoren," beschreibt Lauro Rizzati, General Manager von EVE USA. "Durch Verwendung des Transaction-Level-Interfaces des Hardware-Abstraction-Layers zwischen dem EVE-ZeBu-Emulator und Synopsys' VCS®-Lösung konnten wir eine Datentransferrate von über 500 MB/s erzielen."
VMM-Automation verbessert Produktivität von Verifikationsanwendern
VMM-Automation bietet eine Vielfalt von Methodik-Automatisierungstools und -features zur Steigerung der Produktivität von Verifikationsanwendern. Das VMM-SystemC(tm)-Transaction-Level-Interface stellt eine hochperformante Schnittstelle zwischen VMM-Testbenches und SystemC-Referenzmodellen zur Verfügung. Der VMM-Compliance-Checker analysiert Verifikationsumgebungen hinsichtlich der Regeln und Richtlinien des Verification Methodology Manuals for SystemVerilog und bietet so einen einfachen Weg zur Sicherstellung kompatibler und wiederverwendbarer Verifikationskomponenten.
"Eine bewährte, robuste Methodik bleibt auch weiterhin eine entscheidende Anforderung für Ingenieure, um die Mächtigkeit von SystemVerilog für die Verifikation umzusetzen", erläutert Manoj Gandhi, Senior Vice President und General Manager der Verification Group bei Synopsys. "Synopsys erweitert die bewährte VMM-Methodik durch neueste Features, welche Chip-Entwickler in die Lage versetzen, ihre Verifikationsziele in effizienter Weise zu definieren, zu messen und zu erreichen."
Verfügbarkeit
VMM-Planner, VMM-Applications und VMM-Automation werden Teil der funktionalen Verifikationslösung VCS und dem Testbench-Automatisierungstool Pioneer-NTB von Synopsys sein. VMM-Planner und VMM-Applications sind momentan in der Beta-Version verfügbar. VMM-Automation-Tools werden innerhalb den nächsten 12 bis 24 Monaten verfügbar sein.
Über Synopsys
Synopsys, Inc. (Nasdaq:SNPS) ist ein weltweit führender Anbieter von Electronic-Design-Automation-(EDA)-Software für das Chipdesign. Das Unternehmen liefert technologie-führende Halbleiter-Designs- und Verifikationsplattformen sowie IC-Fertigungssoftware für den weltweiten Elektronikmarkt und ermöglicht die Entwicklung und Herstellung komplexer Systems-On-Chip (SoC). Synopsys bietet auch Intellectual-Property-(IP)- und Consultingleistungen an, um den gesamten IC-Entwurfsprozess für seine Kunden zu vereinfachen und die Time-to-Market zu verkürzen. Synopsys hat ihren Hauptsitz in Mountain View, Kalifornien/U.S.A., und unterhält mehr als 60 Zweigstellen in Nordamerika, Europa, Japan und Asien. Weitere Informationen erhalten Sie unter http://www.synopsys.com/.
Vorausschauende Aussagen
Die vorliegende Pressemitteilung enthält vorausschauende Aussagen innerhalb der Bedeutung des Abschnitts 27A des Securities Acts von 1933 und des Abschnitts 21E des Securities Exchange Acts von 1934, einschließlich Synopsys' Erwartungen bezüglich der Vorteile und des Verfügbarkeitsdatums der VMM-Lösung. Diese Aussagen basieren auf den gegenwärtigen Erwartungen und Überzeugungen. Tatsächliche Ergebnisse könnten materiell von diesen Aussagen abweichen als Resultat unvorhergesehener Schwierigkeiten bei der Fertigstellung der kommerziellen Version der Lösung, aufgrund von Unsicherheiten, die mit der Einführung eines jeden neuen Produkts einhergehen, sowie aufgrund gewisser Aussagen, die im Abschnitt mit der Bezeichnung "Risk Factors" des Synopsys-Jahresberichts auf dem Formblatt 10-K für das am 31. Oktober 2006 abgeschlossene Geschäftsjahr enthalten sind.
Synopsys, VCS, Vera, und OpenVera sind eingetragene Warenzeichen von Synopsys, Inc. Alle anderen in dieser Mitteilung erwähnten Warenzeichen oder eingetragenen Warenzeichen sind geistiges Eigentum ihrer jeweiligen Besitzer.
