Cadence Design Systems, Inc. (NASDAQ: CDNS), führender Anbieter von innovativen Lösungen für das Elektronik-Design, stellt heute eine wegweisende Lösung vor, die Entwurfs- und Implementierungsingenieuren über die gesamten Design-Aktivitäten hinweg einen besseren Überblick über Chip-Performance, Fläche, Leistungsaufnahme, Kosten und Time-to-Market verschafft. Zudem verbessert sie die Vorhersagbarkeit. Dies umfasst sowohl den Entwurf auf Systemebene als auch die IP-Auswahl von der abschließenden Implementierung bis hin zum Signoff.
Das einzigartige automatisierte Verfahren für Halbleiter-Designs ist durch die Integration von Cadence® InCyte Chip Estimator in die Technologien des Cadence® Encounter® Digital Implementation (EDI) Systems erzielt worden. Die Kombination dieser Technologien erhöht die Vorhersagbarkeit von Schlüsselmetriken von der Entwurfsspezifikation bis hin zur abschließenden Implementierung und verringert dadurch das Risiko des gesamten IC-Projektes.
Im Entwurfszyklus bestimmen Entscheidungen, die während der Architekturplanung getroffen werden, zum größten Teil die daraus resultierende Chipgröße, Leistungsaufnahme, Performance und die Kosten. Während der frühen Phase können Entwurfsteams daher den größten Nutzen erreichen, wenn sie bereits vor dem finalen Entwurf, der Implementierung und dem Signoff eine Vielzahl der Architektur- und IP-Optionen erwägen und quantitativ bestimmen können.
Traditionsgemäß waren Halbleiterentwickler jedoch dazu gezwungen, Schätzungen und Architekturentscheidungen mittels eines manuellen oder unzusammenhängenden Verfahrens zu treffen. Dieses bot weder Flexibilität, Automatisierung noch genaue Analyse und hatte auch keine enge Kopplung mit den Implementierungswerkzeugen. Mit der neuen Lösung von Cadence gehören Spekulationen der Vergangenheit an. Die Lösung stellt ein neues, datenbasierendes und holistisches Verfahren zur Optimierung und Integration der IP-Auswahl,von Architektur und Entwurf über die Implementierung bis hin zum Signoff, zur Verfügung.
Das einzigartige automatisierte Verfahren für Halbleiter-Designs ist durch die Integration von Cadence® InCyte Chip Estimator in die Technologien des Cadence® Encounter® Digital Implementation (EDI) Systems erzielt worden. Die Kombination dieser Technologien erhöht die Vorhersagbarkeit von Schlüsselmetriken von der Entwurfsspezifikation bis hin zur abschließenden Implementierung und verringert dadurch das Risiko des gesamten IC-Projektes.
Im Entwurfszyklus bestimmen Entscheidungen, die während der Architekturplanung getroffen werden, zum größten Teil die daraus resultierende Chipgröße, Leistungsaufnahme, Performance und die Kosten. Während der frühen Phase können Entwurfsteams daher den größten Nutzen erreichen, wenn sie bereits vor dem finalen Entwurf, der Implementierung und dem Signoff eine Vielzahl der Architektur- und IP-Optionen erwägen und quantitativ bestimmen können.
Traditionsgemäß waren Halbleiterentwickler jedoch dazu gezwungen, Schätzungen und Architekturentscheidungen mittels eines manuellen oder unzusammenhängenden Verfahrens zu treffen. Dieses bot weder Flexibilität, Automatisierung noch genaue Analyse und hatte auch keine enge Kopplung mit den Implementierungswerkzeugen. Mit der neuen Lösung von Cadence gehören Spekulationen der Vergangenheit an. Die Lösung stellt ein neues, datenbasierendes und holistisches Verfahren zur Optimierung und Integration der IP-Auswahl,von Architektur und Entwurf über die Implementierung bis hin zum Signoff, zur Verfügung.
