Diese Ausgabe des Infineon News Alert gibt einen kurzen Überblick über die Präsentationen von Infineon auf dem „VLSI Technologies and Circuits Symposium 2003“, das vom 10. bis 14. Juni in Kioto, Japan, stattfand.
An der diesjährigen VLSI Technologies und Circuits-Konferenz hat sich Infineon mit insgesamt fünf Vorträgen beteiligt, mit denen Ergebnisse der Weiterentwicklung von fortschrittlichen Halbleitern hervorgehoben wurden: Neue Ergebnisse der erfolgreichen Entwicklung von zwei nichtflüchtigen Speichertechniken FeRAM (Ferro-electric Random Access Memory) und MRAM (Magnetoresistive Random Access Memory) wurden in drei Vorträgen vorgestellt. Zwei andere Vorträge befassten sich mit der Integration alternativer High-k-Dielektrika in neue Prozess-Technologien.
Die Titel und Kurzzusammenfassungen der Vorträge sind im Folgenden aufgelistet:
Paper 13-1 - Bitline/Plateline Reference-Level-Precharge Scheme for High-Density ChainFeRAM -
Infineon, Toshiba Dieser Vortrag beschreibt wesentliche Schaltungsmerkmale für die weitere Optimierung der Chain-FeRAM-Chip-Architektur. Diese Architektur erlaubt die Realisierung von hohen Speicherdichten auf sehr kleiner Chipfläche bei extrem geringer Stand-by-Leistungsaufnahme. Die präsentierten neuen Schaltungsmerkmale führen zu deutlich höheren Signalabständen, höheren Ausbeuten und verbesserter Zuverlässigkeit. Dies wird u.a. durch ein Leitungstreiber-Schema mit Three-Level-Plate-Struktur zur Reduzierung der Stressbelastungen des Gatter-Oxids und durch ein kapazitives Abgleich-Schema für höhere Signalabstände erreicht. Die FeRAM-Schaltungsstrukturen wurden in einen 32-Mbit-Chain-FeRAM-Chip implementiert, einer gemeinsamen Entwicklung von Toshiba Corp., Japan, und Infineon Technologies.
Paper 2-4 – A 0.18 µm Logic-based MRAM Technology for High Performance Nonvolatile Memory Application -
Infineon, IBM In diesem Vortrag wurde die Fertigung eines 128-Kbit-MRAM-Speicherchips mit der weltweit kleinsten MRAM-Speicherzelle von nur 1,4 Quadratmikrometer präsentiert. Der nichtflüchtige Speicherchip wurde in einem 0,18-µm-Standard-Logikprozess mit drei Kupfer-Metallisierungsebenen und einer 1T1MTJ (1 Transistor-/1 Magnetic-Tunnel-Junction-Architektur) gefertigt. Fortgesetzte Untersuchungen an dem Test-Array zeigten eine ausgezeichnete Lebensdauer – auch nach 630 Millionen Schreibzyklen konnten keine Qualitätsverluste festgestellt werden.
Paper 16-4 - A High-Speed 128Kbit MRAM Core for Future Universal Memory Applications -
Infineon, IBM Dieser Vortrag stellte eine schnelle, symmetrische Sensing-Architektur mit komplementären Referenzzellen und konfigurierbaren Last-Schaltungen vor. Die Extrapolation der Messergebnisse an dem oben beschriebenen 128-Kbit-Testchip bzw. den Testaufbauten lässt sehr schnelle Random-Zugriffszeiten erwarten: 5 ns für einen Lese-Zugriff und weniger als 5 ns für einen Schreib-Impuls. Diese Ergebnisse unterstreichen das hohe Leistungsvermögen der 1T1MTJ-Architektur der MRAM-Technologie.
Paper 12A-1 – Direct Measurement of the Inversion Charge in MOSFETs; Application to Mobility Extraction in Alternative Gate Dielectrics –
Infineon, IBM, IMEC, KU Leuven, International Sematech, Institut für Halbleitertechnik TU-Darmstadt Die weitere Skalierung von MOSFETs mit alternativen Gate-Dielektrika ist durch eine deutliche Reduzierung der Ladungsträgerbeweglichkeit gekennzeichnet. Konventionelle Messtechniken zur Erfassung der Ladungsträgerbeweglichkeit und zur Untersuchung der Ursachen sind nicht auf FETs (Feld Effekt Transistoren) mit alternativen Gate-Dielektrika anwendbar, da die Messungen durch starken Ladungseinfang beeinträchtigt werden. Der Vortrag beschreibt das so genannte Inversion Charge Pumping (ICP) als eine neue alternative Messmethode, um die „echte” Ladungsdichte im Inversionskanal bei n-Kanal-FETs zu bestimmen. Dieses Verfahren wurde eingesetzt, um die Ladungsträgerdichte in FETs mit konventionellen und Dual-Layer-Gate-Dielektrika (SiO2/HfO2) exakt zu messen. Dabei konnte gezeigt werden, dass der Ladungseinfang (Trapping) und die Netto-Ladungsdichte in den n-Kanal-MOSFETs nicht die primäre Ursache für die starke Abnahme der Ladungsträgerbeweglichkeit sind. Die neue Messmethode und die entsprechenden Messergebnisse bezüglich Ladungsträgerbeweglichkeit und -einfang stellen einen wesentlichen Schritt bei der Integration von neuen alternativen Dielektrika in künftige CMOS-Chip-Technologien dar.
Paper 12A-3 – Dynamics of Threshold Voltage Instability in Stacked High-k Dielectrics: Role of the Interfacial Oxide -
Infineon, IBM, IMEC, International Sematech, KU Leuven Um die hohen Anforderungen bei der Miniaturisierung künftiger Chip-Generationen erfüllen zu können, wird mit Nachdruck an der Erforschung und Entwicklung alternativer Gate-Dielektrika als Ersatz für das konventionelle Silizium-Oxid gearbeitet. Bisher konnte gezeigt werden, dass die beobachtete Instabilität der Schwellspannung bei Dual-Layer-Gate-Anordnungen (SiO2/HfO2) auf bestehende Substrat-Defekte im Gate-Aufbau und damit zusammenhängende Lade- bzw. Entladungsvorgänge zurückgeführt werden können. Der Vortrag zeigt, dass die Instabilität der Schwellspannung von Gate-Dielektrika aus Hafnium-Oxid (HfO2) durch dynamische Effekte beim Elektroneneinfang bedingt wird, der durch HfO2 -Substrat-Defekte bestimmt wird. Aus diesem Grund hängt die gemessene Höhe der Instabilität ganz wesentlich vom Gate-Leckstrom, dem elektrischen Feld, der Gitter-Temperatur und dem Zeitverhalten der benutzen Messanordnung ab. Darüber hinaus wurde gezeigt, dass die Dicke des Grenzflächenoxids ebenfalls die Mechanismen der Lade- und Entladungsvorgänge durch die HfO2 -Substrat-Defekte beeinflusst. Wird die Dicke des Grenzflächenoxids reduziert, dann trägt der Ladungseinfang durch den elektronischen Tunneleffekt ebenfalls zu den Instabilitätseffekten bei. Der Substrat-bedingte Ladungseinfang der HfO2-Layer muss also gesteuert werden, damit die Instabilität der Schwellenspannung bei der Integration von hochisolierenden Dielektrika in künftige CMOS-Prozesse nicht zu Problemen
An der diesjährigen VLSI Technologies und Circuits-Konferenz hat sich Infineon mit insgesamt fünf Vorträgen beteiligt, mit denen Ergebnisse der Weiterentwicklung von fortschrittlichen Halbleitern hervorgehoben wurden: Neue Ergebnisse der erfolgreichen Entwicklung von zwei nichtflüchtigen Speichertechniken FeRAM (Ferro-electric Random Access Memory) und MRAM (Magnetoresistive Random Access Memory) wurden in drei Vorträgen vorgestellt. Zwei andere Vorträge befassten sich mit der Integration alternativer High-k-Dielektrika in neue Prozess-Technologien.
Die Titel und Kurzzusammenfassungen der Vorträge sind im Folgenden aufgelistet:
Paper 13-1 - Bitline/Plateline Reference-Level-Precharge Scheme for High-Density ChainFeRAM -
Infineon, Toshiba Dieser Vortrag beschreibt wesentliche Schaltungsmerkmale für die weitere Optimierung der Chain-FeRAM-Chip-Architektur. Diese Architektur erlaubt die Realisierung von hohen Speicherdichten auf sehr kleiner Chipfläche bei extrem geringer Stand-by-Leistungsaufnahme. Die präsentierten neuen Schaltungsmerkmale führen zu deutlich höheren Signalabständen, höheren Ausbeuten und verbesserter Zuverlässigkeit. Dies wird u.a. durch ein Leitungstreiber-Schema mit Three-Level-Plate-Struktur zur Reduzierung der Stressbelastungen des Gatter-Oxids und durch ein kapazitives Abgleich-Schema für höhere Signalabstände erreicht. Die FeRAM-Schaltungsstrukturen wurden in einen 32-Mbit-Chain-FeRAM-Chip implementiert, einer gemeinsamen Entwicklung von Toshiba Corp., Japan, und Infineon Technologies.
Paper 2-4 – A 0.18 µm Logic-based MRAM Technology for High Performance Nonvolatile Memory Application -
Infineon, IBM In diesem Vortrag wurde die Fertigung eines 128-Kbit-MRAM-Speicherchips mit der weltweit kleinsten MRAM-Speicherzelle von nur 1,4 Quadratmikrometer präsentiert. Der nichtflüchtige Speicherchip wurde in einem 0,18-µm-Standard-Logikprozess mit drei Kupfer-Metallisierungsebenen und einer 1T1MTJ (1 Transistor-/1 Magnetic-Tunnel-Junction-Architektur) gefertigt. Fortgesetzte Untersuchungen an dem Test-Array zeigten eine ausgezeichnete Lebensdauer – auch nach 630 Millionen Schreibzyklen konnten keine Qualitätsverluste festgestellt werden.
Paper 16-4 - A High-Speed 128Kbit MRAM Core for Future Universal Memory Applications -
Infineon, IBM Dieser Vortrag stellte eine schnelle, symmetrische Sensing-Architektur mit komplementären Referenzzellen und konfigurierbaren Last-Schaltungen vor. Die Extrapolation der Messergebnisse an dem oben beschriebenen 128-Kbit-Testchip bzw. den Testaufbauten lässt sehr schnelle Random-Zugriffszeiten erwarten: 5 ns für einen Lese-Zugriff und weniger als 5 ns für einen Schreib-Impuls. Diese Ergebnisse unterstreichen das hohe Leistungsvermögen der 1T1MTJ-Architektur der MRAM-Technologie.
Paper 12A-1 – Direct Measurement of the Inversion Charge in MOSFETs; Application to Mobility Extraction in Alternative Gate Dielectrics –
Infineon, IBM, IMEC, KU Leuven, International Sematech, Institut für Halbleitertechnik TU-Darmstadt Die weitere Skalierung von MOSFETs mit alternativen Gate-Dielektrika ist durch eine deutliche Reduzierung der Ladungsträgerbeweglichkeit gekennzeichnet. Konventionelle Messtechniken zur Erfassung der Ladungsträgerbeweglichkeit und zur Untersuchung der Ursachen sind nicht auf FETs (Feld Effekt Transistoren) mit alternativen Gate-Dielektrika anwendbar, da die Messungen durch starken Ladungseinfang beeinträchtigt werden. Der Vortrag beschreibt das so genannte Inversion Charge Pumping (ICP) als eine neue alternative Messmethode, um die „echte” Ladungsdichte im Inversionskanal bei n-Kanal-FETs zu bestimmen. Dieses Verfahren wurde eingesetzt, um die Ladungsträgerdichte in FETs mit konventionellen und Dual-Layer-Gate-Dielektrika (SiO2/HfO2) exakt zu messen. Dabei konnte gezeigt werden, dass der Ladungseinfang (Trapping) und die Netto-Ladungsdichte in den n-Kanal-MOSFETs nicht die primäre Ursache für die starke Abnahme der Ladungsträgerbeweglichkeit sind. Die neue Messmethode und die entsprechenden Messergebnisse bezüglich Ladungsträgerbeweglichkeit und -einfang stellen einen wesentlichen Schritt bei der Integration von neuen alternativen Dielektrika in künftige CMOS-Chip-Technologien dar.
Paper 12A-3 – Dynamics of Threshold Voltage Instability in Stacked High-k Dielectrics: Role of the Interfacial Oxide -
Infineon, IBM, IMEC, International Sematech, KU Leuven Um die hohen Anforderungen bei der Miniaturisierung künftiger Chip-Generationen erfüllen zu können, wird mit Nachdruck an der Erforschung und Entwicklung alternativer Gate-Dielektrika als Ersatz für das konventionelle Silizium-Oxid gearbeitet. Bisher konnte gezeigt werden, dass die beobachtete Instabilität der Schwellspannung bei Dual-Layer-Gate-Anordnungen (SiO2/HfO2) auf bestehende Substrat-Defekte im Gate-Aufbau und damit zusammenhängende Lade- bzw. Entladungsvorgänge zurückgeführt werden können. Der Vortrag zeigt, dass die Instabilität der Schwellspannung von Gate-Dielektrika aus Hafnium-Oxid (HfO2) durch dynamische Effekte beim Elektroneneinfang bedingt wird, der durch HfO2 -Substrat-Defekte bestimmt wird. Aus diesem Grund hängt die gemessene Höhe der Instabilität ganz wesentlich vom Gate-Leckstrom, dem elektrischen Feld, der Gitter-Temperatur und dem Zeitverhalten der benutzen Messanordnung ab. Darüber hinaus wurde gezeigt, dass die Dicke des Grenzflächenoxids ebenfalls die Mechanismen der Lade- und Entladungsvorgänge durch die HfO2 -Substrat-Defekte beeinflusst. Wird die Dicke des Grenzflächenoxids reduziert, dann trägt der Ladungseinfang durch den elektronischen Tunneleffekt ebenfalls zu den Instabilitätseffekten bei. Der Substrat-bedingte Ladungseinfang der HfO2-Layer muss also gesteuert werden, damit die Instabilität der Schwellenspannung bei der Integration von hochisolierenden Dielektrika in künftige CMOS-Prozesse nicht zu Problemen
