Der Fachverband für Design, Leiterplatten- und Elektronikfertigung (FED) und der Zentralverband Elektrotechnik- und Elektronikindustrie (ZVEI) haben eine gemeinsame Empfehlung für neue von Underwriters Laboratories (UL) geforderte Vorgaben bei Mehrfachlötungen verabschiedet. Voraussichtlich wird das UL Standards Technical Panel im Februar 2020 darüber abstimmen.
Der Vorstoß von UL, neue Parameter für den Reflow-Lötprozess einzuführen, beunruhigte seit März 2018 die Elektronikbranche. Bislang galt für fast alle Zertifizierungen nur ein Solder Limit, das allgemein für die Bestückung von Baugruppen verwendet wurde. UL stellt dieses System nun infrage und möchte bei Mehrfachlötungen mit neuen Vorgaben differenzieren. FED und ZVEI haben daraufhin einen Round Table gegründet mit mehr als 30 Teilnehmern aus den Bereichen Basismaterialien, Lote, Lacke, Leiterplatten und Baugruppen. Ziel des Round Table ist es, proaktiv praxisgerechte Lötparameter zu entwickeln, um nicht von UL oder anderen Interessengruppen vor vollendete Tatsachen gestellt zu werden.
Die in mehreren Sitzungen erarbeitete Empfehlung des Round Table ist jetzt UL überreicht worden. Sie stellt klar, dass aufgrund der Vielfalt der Baugruppen und des daraus resultierenden individuellen Wärmebedarfs die Lötprofile individuell angepasst werden müssen. Während im Flow-Verfahren die Vorgaben für thermische Belastungen für Leiterplatten ausreichend und einheitlich geregelt sind, ist der Reflow-Prozess komplizierter: Unternehmen müssen hier spezifischen Anforderungen gerecht werden. Dabei ergeben sich Änderungen bei den Spitzentemperaturen und der Dauer des Lötprozesses, die in den UL-Vorgaben berücksichtigt werden müssen. Ein einheitliches Maximalprofil kann daher bei starren Leiterplatten nicht definiert werden.
Der FED und ZVEI haben nach Abschluss erfolgreicher Tests mit verschiedenen Musteraufbauten folgende Daten für die Darstellung von Lötprofilen an UL übermittelt, die eine Temperaturbelastung von Leiterplatten repräsentativ beschreiben:
Der Vorstoß von UL, neue Parameter für den Reflow-Lötprozess einzuführen, beunruhigte seit März 2018 die Elektronikbranche. Bislang galt für fast alle Zertifizierungen nur ein Solder Limit, das allgemein für die Bestückung von Baugruppen verwendet wurde. UL stellt dieses System nun infrage und möchte bei Mehrfachlötungen mit neuen Vorgaben differenzieren. FED und ZVEI haben daraufhin einen Round Table gegründet mit mehr als 30 Teilnehmern aus den Bereichen Basismaterialien, Lote, Lacke, Leiterplatten und Baugruppen. Ziel des Round Table ist es, proaktiv praxisgerechte Lötparameter zu entwickeln, um nicht von UL oder anderen Interessengruppen vor vollendete Tatsachen gestellt zu werden.
Die in mehreren Sitzungen erarbeitete Empfehlung des Round Table ist jetzt UL überreicht worden. Sie stellt klar, dass aufgrund der Vielfalt der Baugruppen und des daraus resultierenden individuellen Wärmebedarfs die Lötprofile individuell angepasst werden müssen. Während im Flow-Verfahren die Vorgaben für thermische Belastungen für Leiterplatten ausreichend und einheitlich geregelt sind, ist der Reflow-Prozess komplizierter: Unternehmen müssen hier spezifischen Anforderungen gerecht werden. Dabei ergeben sich Änderungen bei den Spitzentemperaturen und der Dauer des Lötprozesses, die in den UL-Vorgaben berücksichtigt werden müssen. Ein einheitliches Maximalprofil kann daher bei starren Leiterplatten nicht definiert werden.
Der FED und ZVEI haben nach Abschluss erfolgreicher Tests mit verschiedenen Musteraufbauten folgende Daten für die Darstellung von Lötprofilen an UL übermittelt, die eine Temperaturbelastung von Leiterplatten repräsentativ beschreiben:
- Profil gemäß der IPC-TM-650 Methode 6.2.27A
- Ein Profil in Anlehnung an die J-STD-020 für Baugruppen in der Leistungselektronik
- Eine Wärmemenge, die bei einer Start- und Endtemperatur von über 30 °C den Wert von 105.000 Ks nicht überschreitet
- Leiterplatten mit wenigen Lötprozessen. Hier sollte entsprechend der geringeren Belastung während der Baugruppenproduktion auch die Qualifikationskriterien geringer sein (z.B. nur drei Reflow Simulationen)
- Leiterplatten mit mehreren Lötprozessen, z.B. 2x Reflow, 2x Flow Verfahren. Hier kann man bei der Anzahl der Simulationen, wie in der TM-650 2.6.27A beschrieben bleiben.
