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- Integriertes, vor-verifiziertes Hardware- und Software-IP-Subsystem, bestehend aus einem leistungs- und flächen-effizienten ARC-32-Bit-Prozessor, digitalen und analogen Interfaces, Hardware-Beschleunigern sowie einer Software-Bibliothek von DSP-Funktionen und I/O-Software-Treibern.
- In hohem Maße konfigurierbar mit eng integrierten Peripheriekomponenten und dedizierter Hardware zwecks maximaler Sensor-Verarbeitungseffizienz.
- Mehr als zehn konfigurierbare Hardware-Beschleuniger verkleinern den Memory-Footprint und verringern die Leistungsaufnahme um den Faktor 10 im Vergleich zu äquivalenten Implementierungen mit diskreten Komponenten.
- Eine umfangreiche Bibliothek von einsatzfertigen Software-DSP-Funktionen, darunter mathematische Funktionen, Filter- und Matrix-/Vektor-Operationen sowie Dezimation/Interpolation, beschleunigt die Entwicklung von Anwendungssoftware.
- Ermöglicht Implementierungen in der Größenordnung von 0.01mm2, die weniger als 4uW/MHZ in einem 28-nm-Prozess fslkesadu.
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